TSMC、AlchipとAyar Labsの共同開発したパッケージ内光I/Oアーキテクチャを発表

12月2日、TSMCは欧州OIPフォーラムで、世芯科技（Alchip）とAyar Labsが共同開発した完全統合型パッケージ内光I/Oエンジンを発表した。このソリューションはTSMCのCompact Universal Photonic Engine（COUPE）プラットフォームを採用し、次世代AIチップのイノベーションを推進している。

中小企業が光I/Oを導入、市場の空白を埋める

発表されたデータによると、この光I/Oソリューションは大きな市場的意義を持っている。TSMCが2024年にCOUPEフレームワークを発表した際に主なターゲット顧客は、AMDやNvidiaのような大手チップ開発業者だった。これらの企業は自社で電子集積回路（EIC）とフォトニック集積回路（PIC）を設計する能力を持っているので、TSMCが製造を担当していた。

しかし、多くのカスタムアクセラレータの設計者は垂直統合のリソースを欠いている。NVIDIAののように、NVL72、NVL144、NVL576などのプラットフォームを通じて、コンピューティングからスケールアウト接続までの技術スタック全体を管理することはできない。

AlchipとAyar Labsが共同で発表したこのProduction-readyな光サブシステムは、まさにこのリソースのハードルを解決するためのものだ。これにより、規模の小さなチップ設計業者は、自社開発の場合のような数千万ドルもの事前の高額なコストを投入することなく、比較的容易に自社チップに光接続能力を追加できるようになる。

3チップ・チップレットアーキテクチャによる統合

このソリューションの鍵は、その精密なCo-Packaging設計にあることだ。これはAyar LabsのシリコンフォトニクスTeraPHY集積回路（IC）、Alchipの電気インターフェースチップ、そして取り外し可能な光ファイバーコネクタを組み合わせている。具体的には、この光I/Oサブシステムは3つのチップを統合したチップレットCo-Packagingアーキテクチャで、以下のコアコンポーネントで構成されている：

Alchipによるカスタマイズ対応のコンバーターチップレット：このチップは、アクセラレータのUCIe-Aインターフェースを担当し、UCIe-Sを通じてUALink、PCIe、Ethernet、SUEなどの様々なスケールアウトプロトコルを実装する。特に注目すべきは、Alchipのコンバーターは高い柔軟性を持ち、非UCIeプロトコルをUCIe物理インターフェース上にカプセル化して伝送できるため、独自プロトコルを使用するコンピュートダイと連携して使用できる点だ。

Alchip EIC（電子集積回路）：このコンポーネントは、低消費電力のSerDes（シリアライザ/デシリアライザ）、変調ドライバー、クロックおよび制御機能を提供する。

Ayar Labs TeraPHY PIC（フォトニック集積回路）**：これは光学系の中核であり、シリコンフォトニクス技術を使用して光変調と検出を行います。PICはマイクロリングアーキテクチャを採用し、製造容易性のために取り外し可能な光ファイバーコネクタを備えています。

リファレンスデザインによる多様なシナリオへの応用

本技術の統合可能性を具体的に示すため、関連するリファレンス設計は高度に複雑なシステム構成を提示している。この設計には、フルフォトマスクアクセラレータチップ2枚、HBM（高帯域幅メモリ）スタック8基、プロトコルコンバータチップレット4基、およびAyar Labs TeraPHY光エンジン8基が含まれている。これらのコンポーネントはすべて、基板上に実装され、電源インテグリティを確保するための受動部品も統合されている。

Alchipのシステム図はまた、このプラットフォームが応用可能な様々な接続シナリオ、すなわちXPU（汎用プロセッサ）間、XPUとスイッチ間、およびスイッチ間の相互接続を詳細に示している。

全体として、Alchipのサブシステムをチップレット形式で採用することにより、AIアクセラレータの開発者は、以前はごく少数のトップ企業のみが自社開発の能力を持っていた超高帯域幅接続ソリューションを手に入れることができるようになる。この技術の普及は、AIコンピューティングハードウェアエコシステム全体の発展とイノベーションを加速させる。

（原文：https://www.icsmart.cn/99285/）