ファーウェイ「Kirin 2026」チップの実測データ公開：トランジスタ密度は55％増、消費電力と発熱が大幅に低減

2026年9月4日、ファーウェイ（Huawei）半導体事業部の社長である何庭波（ホー・ティンポー）氏は、中国科学院のプレプリント公開プラットフォーム「ChinaXiv」において、『Huawei's τ Chip Was Supposed to Melt?』と題する論文を発表し、「韜（τ）の法則」に基づいて設計されたKirin 2026チップの実測データを初めて公開した。この論文は、同技術に発熱面のリスクがあるのではないかという外部のに対し、実測結果によって回答したもので、「韜（τ）の法則」がわずか40日という短期間で、理論的枠組みからエンジニアリングによる実証へと重要な飛躍を遂げたことを示している。

論文によると、「Logic Folding（ロジック・フォールディング）」技術を採用したKirin 2026チップでは、トランジスタ密度が従来の平面アーキテクチャである前世代の麒麟9030 Proの約1.55億個/mm²から、2.38億個/mm²へと向上し、その向上率は55％に達した。 この伸び幅は、従来のプロセス微細化に頼った場合、3年分に相当する進歩だという。

さらに業界の注目を集めているのが、その消費電力性能だ。同等の性能条件でのテストでは、「Kirin 2026」のNPU消費電力は66％低下し、GPU消費電力は58％低下、CPUのハイパフォーマンスコアの消費電力は41％低下した。つまり、トランジスタ数が大幅に増加したにもかかわらず、同じ処理を行う際のチップ動作温度はむしろ低下しており、「密度の向上は必ず消費電力の急増を招く」という従来の通念を覆す結果となった。

論文では、この通念に反する現象の核心的な理由について説明されている。現代のチップでは、エネルギー消費の大半はトランジスタそのものの論理演算に使われるのではなく、金属配線を通じてデータを運ぶ過程で生じている。これは、会社員にとってデスクワークそのものよりも通勤のほうが大きなエネルギーを要するのに似ている。

「Logic Folding（ロジック・フォールディング）」技術は、本来平面上に延びていた長距離の配線を、上下層間の短距離の垂直接続に折りたたむことで、信号伝送経路を大幅に短縮した。配線の短縮により、消費電力の大部分を占めるインターコネクト容量の負荷が直接削減され、回路をより低い電圧で動作させることも可能になる。さらに、動的消費電力は電圧の2乗に比例するため、この変化はより大きな省電力効果をもたらす。

論文では特に、τ（韬）は時間スケーリング則で、それ自体が本質的に低消費電力を意味するわけではないと指摘している。折りたたみアーキテクチャは、低電圧・低温での動作にも利用できる一方で、周波数を引き上げてより高い性能を引き出すことも可能だ。「Kirin 2026」が消費電力面で大きな改善を実現できたのは、エンジニアが「ロジックフォールディング」によってもたらされた時間的余裕を、積極的に電圧と消費電力の低減に転換した結果だ。

また、極限性能を追求するTurboモードでは、「Kirin 2026」のNPU演算性能は最大70 TOPSに達し、前世代比で141％向上している。これは、ファーウェイのイテレーション戦略を裏付けるものだ。すなわち、各世代のチップは、折りたたみ構造によって得られたもたらす時間的余裕を消費電力または性能の向上に転換し、このサイクルを繰り返すことで、チップの進歩を継続的に推進している。

これに先立つ7月、何氏はすでにChinaXivで「韜（τ）の法則」のV2版論文を発表し、ポスト・ムーア時代におけるこのスケーリング理論体系を体系的に説明していた。  そして9月4日に更新された今回の論文は、その理論を工学的実証に焦点を当て、「Kirin 2026」の量産データによって理論の正しさを検証したものだ。

本稿執筆時点で、同論文のChinaXivプラットフォームにおける閲覧数は28.8万回を超え、ダウンロード数は6万回を超えている。報道によると、麒麟2026と2027はいずれもテープアウトを完了している。今年の秋には、麒麟2026チップを搭載した新機種が正式に発売される予定だ。

（原文：https://www.icsmart.cn/141638/）