6月17日、海外メディア Tom's Hardware が報じたところによると、ファーウェイ（華為）は最近、「クアッドチップレット」（quad - chiplet）パッケージ設計の特許を出願した。この技術は次世代AIアクセラレータ「昇騰（Ascend）910D」に使用される可能性がある。

特許が開示した情報によれば、4つのチップレットで構成されるこの設計は、NVIDIAの「Rubin Ultra」アーキテクチャと類似しており、先進的なパッケージング技術を用いて4つのコンピューティングチップを1つのパッケージに統合することで、単一パッケージの総合性能を大幅に向上させることが期待される。この特許文書は、それがファーウェイの次世代AIチップAscend 910Dに関連するものだと明示してはいないが、前世代モデルのAscend 910C は 2 つのAscend 910B をパッケジングしたものだったことから、最近の業界の噂を踏まえると、Ascend 910D との関連性が極めて高い。

特許内容によると、4つのチップが単なるシリコンインターポーザではなく、TSMCのCoWoS-LやインテルのEMIBをFoveros 3Dと組み合わせたような「ブリッジ」技術を用いて接続されていることを示している。同時に、AIトレーニングプロセッサの需要を満たすため、複数のHBM（高帯域幅メモリ）グループがインターポーザーを介して相互接続されている。

海外メディアは、中芯国際（SMIC）とファーウェイは先進プロセス技術が落後しているものの、先進パッケジング技術はTSMCと同等水準に達していると指摘した。このように中国企業がより古いプロセスでマルチチップレットプロセッサーを製造し、先進パッケジング技術で統合して性能を向上させることで、先進プロセスチップとの格差を縮める可能性がある。

Ascend 910Bの単一チップ面積は約665平方ミリメートルであり、4チップ構成のAscend 910Dの総チップ面積は2,660平方ミリメートルに達する。もし各Ascend 910Bに4つのHBMメモリが搭載されているならば、4組、合計16個のHBMは約1,366平方ミリメートルの面積を占めることになる。これを基に推算すると、Ascend 910D全体で少なくとも4,020平方ミリメートルのシリコン面積が必要となる。TSMCの基準で見ると、現在のリソグラフィ用マスクの最大サイズは約858平方ミリメートルであり、これは合計で5枚分のEUVのフォトマスクサイズに相当する。

Ascend 910D に対して外部は半数以上が懐疑的な見方をするものの、現在実質的な証拠が次第に明らかになっており、業界関係者からはファーウェイがAscend 910D ４チップレットプロセッサーの開発を進めていることが確認されている。単一チップパッケジングの性能は NVIDIA の H100 を上回るという。Ascend 910Dに加えて、ファーウェイはNVIDIAのH200と競合するAscend 920プロセッサも開発中と伝えられているが、命名規則については議論があり、さらなる情報が必要だ。

（原文：https://www.icsmart.cn/93073/）